THE LEADER IN HARDWARE/SOFTWARE CO-VERIFICATION
イージーFPGAプロトタイピング
ASICのプロトタイピングは、最終製品に組み込まれるソフトウェアとハードウェアを協調して機能検証するのに向いています。
ただ、プロトタイプの設計は複雑で何ヶ月もかかるプロジェクトになってしまうことが多く、これではプロトタイピングの恩恵がほとんどなくなってしまいます。
FPGAプロトタイプを自作する際のおもな問題点は、
- FPGAの限られたクロック資源に合わせるためにASICのRTLのクロックツリーを修正しなければならない
- ASICの複雑なメモリモデルをFPGAの同等機能に置き換えなければならない
- 実速度のインタフェース（PCIe、USB、Ethernetなど）のタイミング・クロージャに近付けなければならない
- デザインを複数のFPGAに分けつつ、タイミング制約に合わせ、速度の目標を達成しなければならない
このような課題のひとつでもミスしたら、問題の原因を分離するためのつらいデバッグ作業が待っています。しかもこれはASICの最終製品のデバッグ時間には含まれません。
SEE ALSO
- 製品: ZeBu-UF
- 製品: ZeBu-XXL
- ソリューション: トランザクションベース検証
- 製品: 検証用IP
ZeBuでプロトタイピングを簡単に
ZeBuの機能で、プロトタイピングでの非生産的な作業に煩わされないようにすれば、プロトタイピングの利点を最大限に引き出せます。
- 高機能なコンパイラで自動的にASICのコンストラクトをFPGA用に変換、RTLに変更を加える必要がありません。「コンストラクションによって修正する」アルゴリズムでFPGAによる問題をデバッグする時間をなくし、製品の機能的問題に集中できます。
- 再コンパイルせずに、実行時にすべての信号が見えるので、デバッグで問題の原因をすぐに発見できます。
- 検証用IPが多数揃っており、共通のインタフェースを持つシステム全体のプロトタイプをすぐに構築できます。ブリッジ変換や、バッファリング、実速度の問題に気を遣う必要はありません。
- ZeBuにはカスタムのクラスタリング・アルゴリズムがあり、専用のハードウェアの利点を最大限引き出して、必要に応じて、サードパーティのソリューションの追随を許さないスピードで信号の時分割多重を行ないます。
さらに、ZeBuは要求されるシステム規模に合わせて変えられるので、デザインの規模が大きくなった場合、既存の設定をすべて流用しつつ、もっと大きなプラットフォームに移行できます。